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Qiita 2 - キータぞ、来たぞ、キータだぞー (1002ﾚｽ)
Qiita 2 - キータぞ、来たぞ、キータだぞー http://mevius.5ch.net/test/read.cgi/tech/1658762410/
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663: デフォルトの名無しさん [sage] 2023/01/30(月) 20:54:31.60 ID:r3bAOQsl >>660 あ、見落としていた パタヘネのFigure C.2.3をVerilogで書くとOperation2(alu_ctl[2])は alu_ctl[2] = (alu_op[0] | (alu_op[1] & f[1])); になっているのを、>>656のコードは alu_ctl[2] = (alu_op[0] | (alu_op[1] & f[3])); に修正している alu_ctl[0]と同様にFigure C.2.1の4行目の 1,x,x,x,0,0,1,0 (alu_op[1],alu_op[0],f[5],f[4],f[3],f[2],f[1],f[0]) => 0110 に従うとalu_ctl[2]は1 修正コードだとalu_op[0]=1,alu_op[1]=1,f[3]=0のときは (1 | (1 & 0)) => (1 | 0) => 1で正しいけど alu_op[0]=0,alu_op[1]=1,f[3]=0のときは (0 | (1 & 0)) => (0 | 0) => 0になるからFigure C.2.1と食い違う Operation1(alu_ctl[1])とOperation3(alu_ctl[3])はパタヘネと同じ 少なくともパタヘネのFigure C.2.1とFigure C.2.3は正しい対応関係だが >>656のコードはFigure C.2.1とは食い違っている http://mevius.5ch.net/test/read.cgi/tech/1658762410/663
664: デフォルトの名無しさん [sage] 2023/01/30(月) 21:21:37.55 ID:r3bAOQsl で、ちゃんとパタヘネ読み直したけど、パタヘネはRISC-Vのサブセットであって RV32Iではないから独自仕様になっている部分があるのね なので>>658は忘れて パタヘネ4章4.4より、ALUはLD, SD, BEQ, ADD, SUB, AND, ORだけ処理でき、 alu_opは、LDとSDが00、BEQが01、ADDとSUBとANDとORが10で、 Operation(alu_ctl)は、論理積が0000、論理和が0001、加算が0010、減算が0110 論理積ANDのalu_ctlは0000 論理和ORのalu_ctlは0001 加算命令ADDだけでなく、メモリ読み書き命令LDとSDはアドレス計算に加算を 利用するから、ADDとLDとSDのalu_ctlは0010 減算命令のSUBだけでなく、値が同じ場合に分岐する条件分岐命令のBEQは 同じかどうかの判定にrs1-rs2を計算して0であるか判定するので減算が必要 だから、SUBとBEQのalu_ctlは0110 これらの処理をする回路の説明がFIGURE C.2.1の表で、1行目がLDとSD、 2行目がBEQ、3行目がADD、4行目がSUB、5行目がAND、6行目がOR FIGURE C.2.1に対応する回路図がFIGURE C.2.3 改めてチェックしてみたけど、この仕様のALUなら、FIGURE C.2.1と FIGURE C.2.3は何も間違っていないと思う http://mevius.5ch.net/test/read.cgi/tech/1658762410/664
665: デフォルトの名無しさん [sage] 2023/01/30(月) 21:58:41.09 ID:r3bAOQsl 間違っているかもしれないけど、なんとなくわかった気がする RISC-Vの条件分岐命令はPC相対で、rs1とrs2間で条件判定を行い、 PC+即値で分岐先アドレスを計算して分岐時に次のPCとしてセットする パタヘネの設計では、条件判定をALUで行い、分岐先アドレスの計算は ALUとは別の加算器を用意して使用する 普通の設計だと、分岐命令もロードストア命令もALUでアドレス計算して、 条件判定回路はALUとは別に用意する 後者を想定してALUを設計するならパタへネのALUの仕様とは噛み合わない >>656のリンク先はパタヘネが後者のALUだと勘違いしたんじゃないかな http://mevius.5ch.net/test/read.cgi/tech/1658762410/665
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