【Verilog】記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net

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抽出解除必死ﾁｪｯｶｰ(本家) (べ) ﾚｽ栞あぼーん

16: おなかすいたな ◆NVKihJxAnGde 2017/05/05(金)18:45 ID:vSG+uUgh(1) AAS
>>15
単層クロックで、φ1とφ2の4通りをenable扱いにして動くように作り替えればいいだけ。