FPGA Verilog VHDL 高位合成【超】低レイヤー Part1

FPGA Verilog VHDL 高位合成【超】低レイヤー Part1 (6ﾚｽ)
上下前次 1-新

4: 2025/07/12(土)10:55 ID:tq7D7WVM(3/5) AAS
ああ、そうなのか。
行ってみる。

5: 2025/07/12(土)11:04 ID:tq7D7WVM(4/5) AAS
俺、電子回路とか作りたいわけじゃなくて、エミュレータを作るとか、ファミコンのプログラムを組む気分でCPU作ったりCPU制御したりしたいのでこっちで話したいな。

6: 2025/07/12(土)11:12 ID:tq7D7WVM(5/5) AAS
2chｽﾚ:denki
この辺に
【Verilog】記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net
ってあった。