【EP3】DE0で始めるVerilog HDL【C16】

ﾘﾛｰﾄﾞ規制です｡10分ほどで解除するので､他のﾌﾞﾗｳｻﾞへ避難してください｡

216: 2012/09/08(土)14:05 ID:2JiZeCkd(1) AAS
Alteraのピンアサインはダイでは隣同士なのに
ピンは離れているペアがあって、差動信号をアサインし難いんだよね。