[過去ﾛｸﾞ] (強いAI)技術的特異点/シンギュラリティ158 (1002ﾚｽ)
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98: yamaguti 2019/05/01(水) 20:29:55.44 ID:q5mPIwuH(92/110)調 AAS
齊藤先生メソッド頓挫 ≒ 飢餓 ( 非 BI ルート )
2chｽﾚ:future SaitouSenseiMesoddo NanoKeizai
99: yamaguti 2019/05/01(水) 20:30:31.02 ID:q5mPIwuH(93/110)調 AAS
>51 yamaguti 190419 0258 CVBD0yuO
2chｽﾚ:future AAP ## CM-1
2chｽﾚ:future E2EDGE
外部ﾘﾝｸ:google.jp
:
>Google 翻訳 外部ﾘﾝｸ[pdf]:webcache.googleusercontent.com
:
:
> Subleq ベースのシンプルなマルチプロセッサコンピュータ
>
>
> Oleg MazonkaとAlex Kolodin
> mazonkaATgmail alex.kolodinATgmail
>
> 2011年5月（改訂3、草案8）
:
前回 訂正 2chｽﾚ:future
>利用可能なプロセッサ命令が1つだけである事はオペコードの必要性を抹消しそして、より単純な計算要素を許容、従ってより多くのそれらを実装する事を、論理ゲートを同数有したハードウェアで可能とする。
>、演算汎用性問題が解決される[4]。
Smalltalkの背後にある設計原則
2chｽﾚ:future
世界の構造を学習する事を新皮質内カラムが如何にして可能たらしめるかの理論
2chｽﾚ:future 投影 : 投射
ハイデルベルクニューロモルフィックコンピューティングプラットフォームへのHTMモデルの移植
2chｽﾚ:future 2chｽﾚ:future
100(1): yamaguti 2019/05/01(水) 20:31:44.68 ID:q5mPIwuH(94/110)調 AAS
3. ハードウェア設計
3.1 概要
? ry 実装の基礎として使用しました。
アルテラのCyclone III EP3C16 FPGAをハードウェア実装のベースとして我々は使用
? ry （約30米ドル） ry 。
その選択は、このFPGA ICチップの比較的低価格 ( 高くとも約 $30 ) と、そのためのテストハードウェアの可用性に基づ
使用したテストボードにはDDR2 RAM ICが装備されていますが、RAMへのアクセスは一度に1プロセスに制限 。
真の並列実装では、プロセッサごとに別々の内部メモリブロックが割り当てられているため、FPGA内の使用可能なメモリ量によってプロセッサ数が制限 。
EP3C16 FPGAには、それぞれ8Kビットの16ビットメモリブロック56個
? 32ビットのSubleqプ ry 。
我々の 32bit Subleq プロセッサを1つ実装するには、最低2つのメモリブロック 要 。そのため、FPGAには28個のプロセッサしか搭載できません。
私たちは16ビット実装を選択し、より多くのプロセッサ（最大56）を持つことができますが、それぞれに割り当メモリはわずか1Kバイト
? ry データをFPGAにロードするために使用されるUSBとSPI（ ry ）間ののブリッジとして構成された外部サイプレスFX2 CPUの ry 。
FPGAは、コードとデータとを FPGA にロードする為に有用な SPI ( シリアルペリフェラルインターフェイス ) と USB との間のブリッジとして構成されたエクスターナルなサイプレス FX2 CPU の助けを借りてUSBバスに接続 。
インターフェイスブリッジは、PCソフトウェアに対して透過 。
101: yamaguti 2019/05/01(水) 20:32:15.80 ID:q5mPIwuH(95/110)調 AAS
( FPGA
MEMORY < - > PROCESSOR1 < - > (
メモリ< - >プロセッサ2 < - >
メモリ< - >プロセッサ3 < - >
: : < - > SPI < - > CONTROL_CPU < - > USB
メモリ< - >プロセッサ7 < - >
メモリ< - >プロセッサ8 < - > ))
図2 ボードのブロック図
?6?
Page 7
図2はボードの通信ブロック図
? ry でコード化され、 ry 。
このソリューションはVHDLでコーディング 、アルテラのWebサイトから自由に入手できるQuartus II Web Editionソフトウェアでコンパイル 。
? ry 当社の ry 。
我々のコードは、大規模FPGAで使用可能な最大63プロセッサまでスケーラブル 。
63プロセッサの制限はSPIバスのアドレッシングの実装によるもので、必要に応じて増 できます
28個のプロセッサはすべて独立して動作し、PCBに取り付けられた基準発振器からFPGA PLLの1つで生成された単一の150 MHzクロックによって同期
プロセッサ数を増やすには、FPGAを搭載したボードをUSBバス経由で簡単に接続 。
102(1): yamaguti 2019/05/01(水) 20:33:02.60 ID:q5mPIwuH(96/110)調 AAS
3.2 インターフェースの説明
各プロセッサには、割り当てられたメモリへのシリアルインタフェースとステータスバイトがあり、単一アドレスのシリアルロードからアクセスできます
? ｰスは、処理が停止すると、 ry 。
シリアルインタフェースは、プロセッシングが停止すると、メモリのデータバスとアドレスバスを引き継ぎます。
FPGA内部のアドレス空間は、プロセッサインデックスとメモリアドレスという2つの数値によってアドレス指定されたテーブルとして編成 。
インデックス0から1バイトを読み取ると、FPGA内部のプロセッサ数が返され 。
この設計では、戻り値は28 。
1から28のインデッ がプロセッサに割り当てられ、2048バイト（512ビットの32ビットワード）のメモリがそれぞれ使用可
プロセッサメモリへの書き込みは、2048バイトのバッファを順次ロードする動作である。
ッサのメモリからの読み出しは異な 。最初に返されるワード（4バイト）はプロセッサのステータスで、残りはメモリの内容
? ry - 最初の単語の ry 停止し、実行しません。
ステータスバイト - 最初のワードの最初のバイト - は次の3つの いずれか 。0xA1 - 実行中、0xA2 - 停止したか、0xA0 - 電源が入ってから停止そして実行せず。
プロセッサのメモリに書き込むと自動的に実行が開始 、別のコマンドで処理する必要はありません。
ッサのメモリから読み出すと、そのプロセッサが停止
? 例外はプロセッサーを停止させない状態の最初のバイトを読み取ること 。
そのプロセッサを停止させない 1 つ例外はステータスの先頭バイトの読取りです。
さらに、プロセッサは、セクション2で述べたように、Subleq停止オペランド（-1）によって停止 。
上記のSubleqアセンブリ言語セクションで説明した入力や出力などの他の負の参照も、このアーキテクチャでIO操作が定義されていないためプロセッサを停止 。
103: 2019/05/01(水) 20:33:30.28 ID:T43aMYfX(1/2)調 AAS
若手研究者の9割「AIが人の知性を超す」
外部ﾘﾝｸ[html]:blog.livedoor.jp
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104(1): yamaguti 2019/05/01(水) 20:33:51.11 ID:q5mPIwuH(97/110)調 AA×
105(1): yamaguti 2019/05/01(水) 20:34:58.62 ID:q5mPIwuH(98/110)調 AAS
IPは命令ポインタ、memory []はメモリセルの値、A、B、Cは整数 。 >>104
Subleqプロセッサ・コアは、デュアル・ポート・メモリ・アクセスを構築するために使用したQuartus IIソフトウェアのRAM 2ポートメガファンクションの助けを借りて書 。
? ry 、処理クロックティックを節約します。
実装されたソリューションは、2つの異なるアドレス（メモリ[A]とメモリ[B]）で同時にコンテンツにアクセス 可能にし、処理クロック数を節約します。
この実装の欠点は、単一のポートメモリの実装と比較して、データバスとアドレスバスにアクセスするための1クロックティックの追加レイテンシ 。
ただし、デュアルポートのメモリアクセスあたりの処理クロックティックの合計は、単一ポートに必要なメモリアクセスより 少
コアは、プロセッサのメモリがロードされると自動的に起動するステートマシンに基づ
? いずれの読み出しまたは書き込み操作においても、または負 ry 遭遇すると、処理は停止するが、計算 ry なく、いつでも第1の状態バイトを読み取ること ry 。
読出又は書込のいずれの操作、又は負のオペランドに遭遇しての処理停止、に於ても計算に影響を与えることなく、いつでも先頭のステータスバイトを読取 できる。
106(1): yamaguti 2019/05/01(水) 20:35:57.23 ID:q5mPIwuH(99/110)調 AAS
2chｽﾚ:future YuugouGijutu
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