(情報科学)技術的特異点と科学･技術等 1 (ナノテク) [転載禁止]©2ch.net (840ﾚｽ)
上下前次1-新
520(1): 518 [sage_teoff] 2016/10/31(月)20:50 ID:vn9QZV4q(2/2) AAS
>>> YAMAGUTIseisei wrote:
>>>> 外部 GPU ( セカンダリ X68k )
>>>> イメージイン端子ネイティブ
>>>> 入力
>>>> ジョイスティック 2
>>>> ジョイスティック兼用
>>>> プリンタ ビジー
>>>> RS-232C ( 外部クロック )
>>>> TRxC RTxC DCD CTS 等
>>>> 簡易分散システムモード兼用
省16
521(1): 520 [sage_teoff] 2016/11/01(火)22:58 ID:fAyLV78/(1) AAS
>>> 3D スコープ端子非使用時 ( 2 ビット )
>>> ジョイスティック 2
>>> ジョイスティック兼用
>> ハードウエアレベル切替入力パレット
>>> イメージインクロック ( F/F IC )
>> 奇偶ドットパレット切替 ( 1 ビット時 )
>> モニタ出力等 ( 合成 アナログ 1 - 2 ビット )
>> 映像信号 ( RGB 等 再帰追従切替 )
>>> シースルーカラー端子
>>> 半透明領域
省17
522(1): 521 [sage_teoff] 2016/11/03(木)00:26 ID:RBosk79V(1/2) AAS
>>>>> YAMAGUTIseisei wrote:
>>>>>> 外部 GPU
>>>>>> スーパーインポーズ面
>>>>>> 回転拡縮 BG 面 ( セカンダリ )
>>>>>> メガ CD ( AV 機器中継 ? 320 × 224 )
>>>>>>
>>>>>>
>>>>>>
>>>>>>> 外部 GPU
>>>>>>> イメージイン端子ネイティブ
省6
523(1): 522 [sage_teoff] 2016/11/03(木)12:45 ID:RBosk79V(2/2) AAS
>>>>>> 回転拡大縮小 ( メガ CD → イメージイン端子 )
>>>>>> X68k 形式変換転送
>>>>>> ハードウエアレベル 4 ビット × 4096 × 4096 ソース
>>>>>> 出力 320 × 240 ( 224 ) → 16 面合成 512 × 512 他
>>>>>> X68k 側 65536 色モード
>>>>>> X68k 側 320 ×240 時
>>>>>> 単純結合 → ソフトウエア単純縮小 ( 平均色 )
>>>>>> 640 × 480 ( 4 × 4 = 16 面 )
>>>>>> 320 × 480 ( 4 × 2 = 8 面 )
>>>>>> X68k 側 384 × 256 ( 512 × 256 ) 時
省15
524: 523 [sage_teoff] 2016/11/04(金)20:25 ID:O8dhrfC/(1/4) AAS
>>>>>> フリーエリア
>>>>>> オーバスキャン表示範囲外
>>>>>> 非表示ライン ≒ 8 - 32 KB
>>>>>> 見做しスプライト ( 回転拡縮 )
>>>>>> 走査前スプライト定義
>>>>>> 表示範囲外
>>>>>> システム予約領域 ( 期間 ) 候補 ( イメージイン )
>>>>>> 各ライン左 16 ( 24 ) 右 8 ( 0 ) ドット
>>>>>> 表示範囲内限定アクセス ?
>>>>>> 実画面 1024 × 1024 時除く
省15
525(4): YAMAGUTIseisei [sage_teoff] 2016/11/04(金)20:54 ID:O8dhrfC/(2/4) AAS
> 815 : 745 (ﾜｯﾁｮｲ babe-ryFP) 2016/10/24(月) 01:11:51.85 ID:8/b1cicB0
> 8о系ソケット互換 ARM 計画需要なし → 何がどうなるとそんな結論に ?
> 鯖向け様子見 → 64 bit 版もやり直しては如何か ( 命令普通化 → 悪い意味での性能厨乙 )
>
> どうせ面積を消費するなら 32 bit 命令的 64 bit 化で単純にハードウェアスレッド推進
> ( ARM 社だが TrustZone 利用のソフト並列 VM 系が困難だから無期先送り → そこはソニоを見習え )
>
>
> 8о系 → ARM に押されつつもそれなり以上に生き残る
> ( 分岐予測 超絶性能 ? → 恐らく設計の悲惨さ ( 失礼 ) が良い意味で裏目に出ている )
526(3): YAMAGUTIseisei [sage_teoff] 2016/11/04(金)21:14 ID:O8dhrfC/(3/4) AAS
>>525 2chｽﾚ:future
2chｽﾚ:future
2chｽﾚ:future
2chｽﾚ:future
2chｽﾚ:future 現行 64 bit 版は盤石でない
527(3): YAMAGUTIseisei [sage_teoff] 2016/11/04(金)21:45 ID:O8dhrfC/(4/4) AAS
>>525-526
http://google.jp/search?q=arm+32+meirei-hyou+OR+asenburi+OR+futuu%89%BB
528(5): YAMAGUTIseisei [nodosage] 2016/11/05(土)15:54 ID:blQc2gwI(1) AAS
>> 2chｽﾚ:future Part 43 強い AI ( AL ) 別候補
2chｽﾚ:future
2chｽﾚ:future
2chｽﾚ:future DNC
Ruby DSL
2chｽﾚ:future
魂用 VM
ミウラ mruby 方式電子頭脳 VM ( 有機分散化前提超細粒度リアルタイム並列 )
2chｽﾚ:future
529(3): YAMAGUTIseisei [sage_teoff] 2016/11/06(日)11:39 ID:G0zHoB5U(1/2) AAS
>>528 簡易版強い AI ( AL ) 仕組 まとめ 追加
経済型 AL 引込原理 / 長期記憶 / DNC / 知性化
2chｽﾚ:future
530(1): YAMAGUTIseisei [sage_teoff] 2016/11/06(日)12:56 ID:G0zHoB5U(2/2) AAS
>>528-529
AI AL 魂
2chｽﾚ:future
531(3): YAMAGUTIseisei [sage_teoff] 2016/11/07(月)22:55 ID:AIXwnKii(1/4) AAS
Checko's Bookmarks
原來早就有PowerXCell 8i 的介面?了
http://checko.soup.io/post/4374554/PowerXCell-8i
August 02 2008 checko
而且還比QS22(5/14)還早...._A_a
http://www.fixstars.com/company/press/20080403.html
フィックスターズ、最新型Cell/B.E.を搭載したアクセラレータボードを発売
http://www.fixstars.com/products/gigaaccel180/
Cell搭載アクセラレータボード GigaAccel180
GigaAccel 180製品カタログ
省7
532(3): 531 [sage_teoff] 2016/11/07(月)22:56 ID:AIXwnKii(2/4) AAS
----
http://www.realworldtech.com/forums/index.cfm?action=detail&id=91674&threadid=91674&roomid=2
Topic: Updated CELL/BE roadmap
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/080610_Cell_Strat_JHC_Japan.pdf
- PowerXCell 32ii (2 x PPE' + 32 x SPE') is replaced by PowerXCell 32iv (4 x PPE' + 32 x eSPE)
- higher frequency (~3.8GHz)
- 100% backword compatible
- Performance on PPE significantly better
- Performance per SPE equal or better (Significantly better on applications that benefit from new instructions)
- Better inter-SPE latency
省9
533(3): 532 [sage_teoff] 2016/11/07(月)22:56 ID:AIXwnKii(3/4) AAS
PDF被抽掉了所以找不到原文，三月的還沒有提到PowerXCell 32iv這個名字。
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/ibm.pdf
939 ：MACオタ：2008/06/22(日) 00:27:13 ID:7EkjfsSX
6/10のセミナー資料、もう少し掘っていたら次世代CELLについて言及した別のがあったす。
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/080610_Cell_Strat_JHC_Japan.pdf
・従来型Cell/B.E.わ2009年に45nmプロセス化
・以前のロードマップにあった2*PPE + 32*SPEの"PowerXCell 32ii"わキャンセル。代わりに
4*PPE + 32*SPEの"PowerXCell 32iv"へ。
・PowerXCell 32ivの世代でPPEに手を入れる -> PPE' へ
・同じくSPEわ"eSPE"に進化
省12
534(2): 533 [sage_teoff] 2016/11/07(月)23:04 ID:AIXwnKii(4/4) AAS
就算有POWER7的加持，PPE'相對SPE來?還是個很慢的東西，追加PPE的數量對成本來?是很大的負擔。(畢竟PPE+L2直接等於4x SPE的面積)
PowerXCell 32iv，iv代表4個PPE。而設置回到4PPE+32SPE，這點與現在的CELL比例完全相同，有點回到過去"PE"這個組成單位的意味。
也就是?CELL未來實際的強化是透過底層指令追加與結構改善來達成；相對來?，過去2PPE + 32SPE有點透過提高平行化來提高運算密度的味道....這似乎暗示的是運算模式的性能改善被半導體技術之類的製造因素?過去了。
如果真的是採用XDR3(TBI)的話，相當於512bit可以取得1TB/s的頻?，等於?個CELL分到了256GB/s，
介面則從64bit XDR變成128bit XDR3、傳輸速度則從XDR的3.2Gbps(400MHz x 8)，提升到XDR3的16Gbs(500MHz x 32)，
等於記憶體頻?比例也大了十倍，幾乎和浮點性能達成1:1的比例，這下看起來反而更像過去的general purpose CPU...(這回還要換成DDR系來衝容量的話就更困難了....)
總之想?的是，x86 PC和HPC only的processor可以使用到的資金規模實在差太多了?.....XD
----
補充?高速的Software Render：
http://www.transgaming.com/products/swiftshader/
省6
535(2): YAMAGUTIseisei [sage_teoff] 2016/11/08(火)17:14 ID:TGuKiqAY(1/2) AAS
>79 : オーバーテクナナシー 2016/10/20(木) 22:17:02.44 ID:/cm5eDtP
> http://pc.watch.impress.co.jp/docs/news/1025948.html
>86 : YAMAGUTIseisei 2016/10/20(木) 22:54:25.43 ID:XE3cG6Lw
> >>79
>> 基本最適化回路を複数 ry 並列 ry 設計 ry 、最適化回路間のデータの移動を極小化する構造 ry 高密度な並列 ry
>> 、基本最適化回路の内外で自由な信号のやりとりができる、全結合の構造 ry 多様な問題を扱う ry
>
> Google TPU ( や一部 D-Wave ) もだが AAP ( 系 ) のエッセンスを活かした ? 進化系
>2chｽﾚ:future
> 2chｽﾚ:future
536(1): 535 [sage_teoff] 2016/11/08(火)21:27 ID:TGuKiqAY(2/2) AAS
>>535
2chｽﾚ:future
537: 536 [nodosage] 2016/11/09(水)12:50 ID:NbR/xRE3(1) AAS
>>535-536
> 2chｽﾚ:future
> http://ascii.jp/elem/000/001/263/1263952/# 東芝、ディープラ
パルス幅変調は古典ながら細粒度回路応用演算はセンスが良い
http://google.jp/search?q=parusu+haba+data-recorder+OR+modem+kcs+OR+fsk
http://google.jp/search?q=aap+1bit+heiretu
音源チップ PWM → カウント ?
TDNN PWM → ボリューム ?
538(2): YAMAGUTIseisei 2016/11/10(木)13:19 ID:BsZjitog(1) AAS
2chｽﾚ:future
学習済外部 DB 逐次連携 ( DNC ) ? ⇔ 別方式 日立跳躍学習
> オリオル・ビニアル研究員は、深層学習システム
> （ ry 構成要素の層のそれぞれの感度を調節することで物体を認識する仕組み）に記憶機能を追加した。
> 一般的に、深層学習システムは人工神経網の接続を微調整するために多くの画像が必要だ。
http://arxiv.org/abs/1606.04080
Google 翻訳 tnx
ワンショット学習のためのマッチングネットワーク
著者： オリオールVinyals 、 チャールズ・ブランデル 、 ティモシーLillicrap 、 Koray Kavukcuoglu 、 大安Wierstra
(Submitted on 13 Jun 2016) （2016年6月13日に提出）
省9
539(1): YAMAGUTIseisei 2016/11/11(金)13:01 ID:TfAJHR6G(1/14) AAS
This is the html version of the file https://numenta.com/assets/pdf/whitepapers/hierarchical-temporal-memory-cortical-learning-algorithm-0.2.1-jp.pdf .
Google automatically generates html versions of documents as we crawl the web.
Page 1
HIERARCHICAL TEMPORAL MEMORY
including
HTM Cortical Learning Algorithms
VERSION 0.2, DECEMBER 10, 2010
Numenta, Inc. 2010
Use of Numenta’s software and intellectual property, including the ideas contained in this
document, are free for non-commercial research purposes. For details, see
省4
上下前次1-新書関写板覧索設栞歴
あと 301 ﾚｽあります
ｽﾚ情報 赤ﾚｽ抽出 画像ﾚｽ抽出 歴の未読ｽﾚ AAｻﾑﾈｲﾙ
ぬこの手 ぬこTOP 0.021s