[過去ﾛｸﾞ] 【Dali】AMDのノート用APU/CPU Part68【Cezanne】 (1002ﾚｽ)
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445: 2021/08/23(月)21:37 ID:1a0/y7ae(1/4) AAS
AMD Zen3 3Dスタックキャッシュの詳細：インテルよりも詳細でインターコネクトの帯域幅が15倍に
プロセスの高度化が困難になり、コストが増大する中、半導体メーカーは様々なパッケージ技術に注目しています。
｢Hot Chips 33」のカンファレンスで、AMDは3D V-Cacheスタックキャッシュの技術的詳細を初めて公開しました。
AMDは、6月上旬に開催されたComputex Taipeiにおいて、この技術を初めて公開しました。
Ryzen 9 5900Xの12コアプロセッサーを使用し、各CCDコンピューティングチップに64MBのSRAMをレベル3キャッシュとして積層し、
すでにある64MBに加えて合計192MBのキャッシュを追加した結果、ゲーム性能が平均15%以上向上し、世代間の飛躍に匹敵する性能を実現しました。
今回、AMDはまず、インテル、TSMC、アップル、サムスン、ソニーなど各社のさまざまなパッケージング技術を列挙し、
「これほど幅広いパッケージング技術があるのは、単一のソリューションではすべての製品要件を満たすことができず、製品の属性に応じてカスタマイズする必要があるからだ」
と強調しました。
AMDが採用した技術は「3Dチップレット」（3次元チップ）と呼ばれるもので、マイクロバンプ3D（Micro Bump 3D）技術をベースに、シリコンスルーホール（TSV）と組み合わせ、
ハイブリッドボンディングの概念を適用して、最終的にマイクロバンプ間の距離をわずかにしたものです。
最終的に、マイクロバンプ間の距離はわずか9ミクロンで、これはインテルの将来のFoveros Direct技術よりも1ミクロン短く、より詳細な構造を実現しています。
AMDは、3Dチップレット技術により、インターコネクトの消費電力を1/3に低減することができるとしており、これは電力効率の3倍、インターコネクト密度の15倍の向上に相当します。
つまり、AMD 3D積層キャッシュは、新しく独創的な複雑なパッケージングプロセスを採用しているわけではありません。
主に既存のテクノロジーをベースに、ターゲットを絞って改良・統合し、自社製品に適した形にすることで、最小限のコストで大幅な性能向上を実現しているのです。
費用対効果の高い戦略です。
すでに述べたように、3D V-Cacheキャッシュを搭載したRyzenプロセッサーは、おそらくRyzen 6000シリーズとして年内には量産が開始されるでしょうが、新しいZen4アーキテクチャーを採用した次世代製品は、来年になってから登場することになります。
外部ﾘﾝｸ[html]:m.mydrivers.com
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