【Dali】AMDのノート用APU/CPU Part68【Cezanne】

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443: [Fn]＋[名無しさん] [] 2021/08/23(月) 04:23:55 ID:K4z5doRb

AMD、「Zen 3」を皮切りに3DスタックドVキャッシュ技術を搭載した多層チップレットデザイン時代を公開

AMDは、3D V-Cacheテクノロジーを搭載した次期Zen 3チップなどの次世代プロセッサーに統合される予定の、将来の多層チップレットデザイン技術について詳しく説明しています。

AMD、2D/2.5Dと3Dのハイブリッドチップレット技術を採用した次世代マルチレイヤーチップレットデザインについて語る
AMDは、HotChips 33において、既存のチップレットデザインと将来のマルチレイヤーチップの進行について語りました。
現在、すでに発売されている、あるいは近々発売されるさまざまな製品のために、14種類のチップレット用パッケージ・アーキテクチャーが開発されています。
AMDは、パッケージの選択とチップレットのアーキテクチャは、それぞれの製品のパフォーマンス、パワー、エリア、コスト(略してPPAC)に依存するとしている。

AMDによると、2021年は3Dチップレットアーキテクチャデザインの初導入となる。
コンシューマ製品やサーバー製品では、すでに2Dや2.5Dのパッケージを見てきましたが、3D V-Cacheでは、いよいよ3Dチップレットの積層に突入します。
この技術を採用した最初の製品は、AMDのZen 3コアになる予定で、Zen 3のメインCCDの上にSRAMキャッシュを搭載します。
また、3Dチップレット技術を使用することで、最小の消費電力と面積を維持しながら、インターコネクト密度を高めることができます。
Zen 3 CCDに搭載された3D V-Cacheテクノロジーの数値はこちらに掲載されています。

AMDは、Zen 3 CCDの上に3D V-Cacheをどのように統合しているかを発表しました。
これは、前述のように、マイクロバンプ（3D）と複数のTSVインターコネクトを使用することで実現しています。
この配線には、TSMC社との共同開発により設計・最適化された親水性の誘電体-誘電体結合とダイレクトCU-CU結合が採用されています。
この技術により、2つの独立したシリコン（チップレット）が接着されます。

AMDによると、ハイブリッドボンディングのピッチは9uで、バックエンドはTSVに似ており、10uピッチのインテルのForverosインターコネクトよりもわずかに小さい。
インターコネクトのエネルギー効率はMicron Bump 3Dに比べて3倍以上、インターコネクトの密度はMicron Bump 3Dに比べて15倍以上と評価されており、
この3D ChipletsはTSVのキャパシタンスやインダクタンスを低減することで、より優れたシグナル/パワーを提供します。

AMDはまた、CPU上のDRAMは、3Dスタッキングで実現できることのほんの始まりに過ぎないと強調しています。
将来的には、AMDは、3Dスタッキングを活用して、コアの上にコアを、IPの上にIPを積み重ね、さらにマクロブロックを他のマクロブロックの上に3Dスタッキングすることができるようになると予想しています。
https://wccftech.com/amd-discloses-multi-layer-chip-design-era-starting-with-zen-3-with-3d-stacked-v-cache-technology/

http://egg.5ch.net/test/read.cgi/notepc/1625400575/443

444: [Fn]＋[名無しさん] [] 2021/08/23(月) 04:44:13 ID:K4z5doRb

TSMC、先進的なCoWoSパッケージング技術のロードマップを提示、チップレットおよびHBM3アーキテクチャに対応した2023年デザインを発表

台湾を拠点とする大手半導体メーカーであるTSMCは、先進的なチップパッケージング技術を業界に導入して急速に発展してきました。
この10年間で、同社は5つの異なる世代のCoWoS（Chip-on-Wafer-on-Substrate）パッケージを発表しており、これらは現在、民生機器やサーバーの分野で展開されています。

今年末には、第5世代のCoWoSパッケージを発表する予定です。
このパッケージは、第3世代のパッケージに比べてトランジスタ数を20倍に増加させます。
この新パッケージには、インターポーザーの面積が3倍に増加し、最大128GBの容量に対応する8つのHBM2eスタック、全く新しいTSVソリューション、シックCUインターコネクト、新しいTIM（リッドパッケージ）が搭載される予定です。
TSMCの第5世代パッケージング技術を利用する最も注目すべきソリューションは、すなわちAMDのMI200「Aldebaran」GPUです。

AMD Aldebaran GPUは、TSMCで製造された初のMCM GPUとなります。
このGPUは、AMDのCDNA 2アーキテクチャを採用し、16,000以上のコアや128GBのHBM2Eメモリなど、非常に優れたスペックを持つことが期待されています。
また、NVIDIAのHopper GPUは、MCMチップレットアーキテクチャを採用し、TSMCで製造される予定です。
このGPUは2022年の発売を予定しているため、NVIDIAも第5世代のソリューションを活用することが期待されます。

第6世代では、TSMCのレチクル面積が拡大し、より多くのチップレットとより多くのDRAMパッケージを統合できるようになります。
パッケージデザインはまだ確定していませんが、TSMCは最大8個のHBM3 DRAMと2個のコンピュートチップレットを同一パッケージに搭載できると見込んでいます。
また、TSMCは最新のSOCサーマルソリューションとしてメタルティムを提供する予定で、第1世代で使用されていたジェルティムに比べてパッケージの熱抵抗を0.15倍に低減することが期待されています。
これはまだ先の話で、N3プロセスノードで製造される製品向けに設計されるため、CDNA 3（MI300）またはAmpere Next Nextのいずれかを想定しています。
https://wccftech.com/tsmc-roadmap-lays-out-advanced-cowos-packaging-technologies-ready-for-next-gen-chiplet-architectures-hbm3-memory/

http://egg.5ch.net/test/read.cgi/notepc/1625400575/444

445: [Fn]＋[名無しさん] [] 2021/08/23(月) 21:37:26 ID:1a0/y7ae

AMD Zen3 3Dスタックキャッシュの詳細：インテルよりも詳細でインターコネクトの帯域幅が15倍に

プロセスの高度化が困難になり、コストが増大する中、半導体メーカーは様々なパッケージ技術に注目しています。

｢Hot Chips 33」のカンファレンスで、AMDは3D V-Cacheスタックキャッシュの技術的詳細を初めて公開しました。

AMDは、6月上旬に開催されたComputex Taipeiにおいて、この技術を初めて公開しました。
Ryzen 9 5900Xの12コアプロセッサーを使用し、各CCDコンピューティングチップに64MBのSRAMをレベル3キャッシュとして積層し、
すでにある64MBに加えて合計192MBのキャッシュを追加した結果、ゲーム性能が平均15%以上向上し、世代間の飛躍に匹敵する性能を実現しました。

今回、AMDはまず、インテル、TSMC、アップル、サムスン、ソニーなど各社のさまざまなパッケージング技術を列挙し、
「これほど幅広いパッケージング技術があるのは、単一のソリューションではすべての製品要件を満たすことができず、製品の属性に応じてカスタマイズする必要があるからだ」
と強調しました。

AMDが採用した技術は「3Dチップレット」（3次元チップ）と呼ばれるもので、マイクロバンプ3D（Micro Bump 3D）技術をベースに、シリコンスルーホール（TSV）と組み合わせ、
ハイブリッドボンディングの概念を適用して、最終的にマイクロバンプ間の距離をわずかにしたものです。
最終的に、マイクロバンプ間の距離はわずか9ミクロンで、これはインテルの将来のFoveros Direct技術よりも1ミクロン短く、より詳細な構造を実現しています。

AMDは、3Dチップレット技術により、インターコネクトの消費電力を1/3に低減することができるとしており、これは電力効率の3倍、インターコネクト密度の15倍の向上に相当します。

つまり、AMD 3D積層キャッシュは、新しく独創的な複雑なパッケージングプロセスを採用しているわけではありません。
主に既存のテクノロジーをベースに、ターゲットを絞って改良・統合し、自社製品に適した形にすることで、最小限のコストで大幅な性能向上を実現しているのです。
費用対効果の高い戦略です。

すでに述べたように、3D V-Cacheキャッシュを搭載したRyzenプロセッサーは、おそらくRyzen 6000シリーズとして年内には量産が開始されるでしょうが、新しいZen4アーキテクチャーを採用した次世代製品は、来年になってから登場することになります。
https://m.mydrivers.com/newsview/778203.html

http://egg.5ch.net/test/read.cgi/notepc/1625400575/445

446: [Fn]＋[名無しさん] [] 2021/08/23(月) 21:49:20 ID:1a0/y7ae

AMD Zen4 全面統合GPU！それもより優れたRDNA2アーキテクチャ

AMDは、3D V-Cacheスタックキャッシュを統合したRyzen 6000シリーズのアップグレード版を今年の年末に発売すると予想されており、本当のビッグキラーとして、
5nmプロセス、DDR5のサポート、新しいAM5インターフェースを楽しみにしながら、Zen4アーキテクチャが来年に登場するはずです。

最新の信頼できる情報によると、Zen4ファミリーは、完全に統合されたGPUを搭載します。

ノートブックのモバイルプラットフォームでは、Ryzenは完全にGPUを統合していますが、デスクトップでは、現在Gシリーズのみですが、最後の2世代は完全なOEM市場に焦点を当てておりRyzen 7 5700G、Ryzen 5 5600Gも販売されているところです。

リークされた資料によると、Zen4 AM5プロセッサーは機能別に差別化され、3つの異なるシリーズで提供される予定です。
共通しているのは、すべてのプロセッサーがGPUグラフィックスコアを内蔵し、Type-Cインターフェイスによるハイブリッド・グラフィックス技術に対応していることで、
ディスクリート・グラフィックスと並行して使用することで、パフォーマンスをさらに向上させることができます。

ただし、すべてのモデルにGPUが搭載されるわけではなく、Intel Fシリーズのようにハードウェアで遮蔽されるモデルもあるということです。

ここ数年、インテルのメインストリームプロセッサーはGPUコアグラフィックスを完全に統合しており、フラッグシップモデルのi9シリーズ、特に最新のRocket Lake-S第11世代では、
コアグラフィックスを温存するために10コアから8コアにダウングレードされたという混乱さえ起きている。

今回、AMDはついにこの道にも踏み込み、CPUのスペックや性能に影響を与えないよう、ハイエンドよりもローエンドモデルを少しだけ高性能にするなど、GPUのスペックを賢く計画したいと考えています。

露出からは、Zen4がデスクトップとノートを含めてDDR5メモリを全面的にサポートしているが、すべてがECCをサポートしているわけではないこと、
PCIe4.0レーンが20レーンと28レーンあること、USB4インターフェイスも部分的にサポートしていることなどもわかる。

実は、前回の露出では、コードネーム「Raphael」（ラファエル）と呼ばれるZen4デスクトップ版Ryzenには、Navi2アーキテクチャのGPUグラフィックコア、すなわちRDNA2が統合されることが示されていたが、
今回初めて、Gシリーズに限らず、すべてが利用可能であることが確認された。
もちろん、その頃にはGシリーズの部門もなくなっているだろうが。

興味深いことに、コードネーム "Rembrandt "と呼ばれるプロセッサーのモバイル版も存在します。
45W Hシリーズと15W Uシリーズを含むこのプロセッサーは、アップグレードされたZen3+ CPUアーキテクチャーとNavi2 GPUを搭載し、DDR5およびLPDDR5メモリーとPCIe 4.0レーンをサポートするなど、
現在の Ryzen 5000U/Hシリーズですが、真偽のほどは定かではありません。

また、Zen4 AM5プラットフォームのアーキテクチャの新しい図が掲載されています。
これは前回の図とほぼ同じですが、唯一の違いはDisplayPort 2.0とUSB4がなくなっていることです。

先ほどのUSB4対応の件ですが、DP2.0もすべてのモデルが対応しているわけではないようです。

Zen4の唯一の欠点は、PCIe 5.0をサポートしていないことで、これはIntelの次期Gen12が先取りするものであり、AMDは最上位のSSDでもPCIe 4.0で十分だと考えているのだろう。
https://m.mydrivers.com/newsview/778273.html

http://egg.5ch.net/test/read.cgi/notepc/1625400575/446

447: [Fn]＋[名無しさん] [] 2021/08/23(月) 22:04:39 ID:1a0/y7ae

2022年もチップ不足は続く！？

世界的なチップ不足が続いており、民生用電子機器のユーザーが元値での部品購入に苦労しているだけでなく、自動車会社やサーバーなど、より高い価格でチップを必要としている業界もあります。

NVIDIA社のCEOであるJen-Hsun Huang氏は、四半期ごとのカンファレンスコールで、チップの供給は「2022年の大半」にわたって「非常に悪い」状態が続くと予測しました。

2022年度第2四半期のカンファレンスコールにおいて、NVIDIA社のCEOであるJen-Hsun Huang氏は、現在のチップ供給状況についての予測を述べ、2022年のほとんどの期間、依然として非常に悪い状況にあると分析しました。

しかし、よりポジティブなシグナルも送っており、フアンは「NVIDIAはさまざまな市場に進出し、長期的な供給コミットメントを確保している」と述べている。

また、NVIDIAは、「来年の大半は供給が抑制された環境になるだろう」という目標を掲げています。

業界で最も重要なチッププロバイダーのCEOであるJen-Hsun Huangの判断は、示唆に富んでいます。

2022年、NVIDIAは新しいLovelaceグラフィックス・アーキテクチャを発表し、GeForce RTX 40シリーズのグラフィックスカードはその時にコンシューマー向けに発売される予定です。

また、HPCや車載用チップなどの関連産業を支えるためにも、NVIDIAはある程度必要とされるでしょう。

8月19日に発表されたNVIDIAの2022年度第2四半期決算によると、第2四半期の売上高は前年同期比68％増の65億1,000万米ドル、純利益は282％増の23億7,400万米ドルとなりました。

そして、当四半期の収益成長に影響を与えたのは供給不足であり、前四半期の84％の成長を下回る結果となりました。

具体的には、個々の事業については、ゲーム事業の収益が85％増の30億6,000万ドル、データセンター事業の収益が35％増の23億7,000万ドル、プロフェッショナル・ビジュアライゼーション事業の収益が156％増の5億2,000万ドル、自律走行事業の収益が37％増の1億5,000万ドルに達しました。

NVIDIA社によると、ゲーム事業の成長は、グラフィックスカードの販売だけでなく、Nintendo Switch端末などのゲーム機メーカーへのチップ供給も寄与しているとのことです。
https://m.mydrivers.com/newsview/778282.html

http://egg.5ch.net/test/read.cgi/notepc/1625400575/447

448: [Fn]＋[名無しさん] [] 2021/08/23(月) 22:12:31 ID:1a0/y7ae

インテルの56コアXeonが5700平方ミリメートルに到達：AMDの96コアEPYCを上回る

ここ数年、AMDは "コア戦争 "のような戦いを繰り広げ、プロセッサコアの分野でリードしてきました。
一方、インテルはやや圧倒されており、必死のスタックでもまだ大きな差があります。

Zen4アーキテクチャを採用したAMDの次世代EPYCは、コードネーム「Genoa」（ジェノア）と呼ばれ、現在の半分の96コア、192スレッドになります。

コードネーム「Sapphire Rapids」と呼ばれるインテルの次世代Xeonは、最大で60コア、120スレッドとなるが、実際には56コア、112スレッドとなり、現行の「Zen3」よりも少ない。
最大で80コア、160スレッドになるとの噂もある。
80コア、160スレッドですが、これはまだ確認されていませんし、それでもZen4には及びません。

Hot Chips 33では、インテルもSapphire Rapidsに注目していたが、スペックではなくパッケージ技術の面で、初めて公式に実物が公開された。
トップカバーを外した内部のパッケージで、以前から噂されていたように、4つのダイが1つのパッケージに統合されているのだ。

Intel社は、Sapphire Rapidsには2つのバージョンがあることを明らかにしました。
1つは標準的な「SPR XCC」で、4つの内部ダイ、それぞれ15コア（14オン）、面積は約400平方ミリメートル、4つのダイはEMIBを使って一緒にパッケージされ、ピッチは55ミクロン、10ストリップです。
4つのダイは、EMIB方式でピッチ55ミクロン、ストリップ10本でパッケージされており、パッケージの総面積は78×57＝4448mm2です。

もう一つは、内部に4つのHBM2Eメモリを追加して総容量を最大64GBとした強化型の「SPR HBM」で、EMIB接続数は14、パッケージ総面積は100×57＝5700平方ミリメートルと、約22％増加しています。
このバージョンは、DDR5メモリがなくてもスタンドアロンで動作します。

これに対し、AMD Genoaのパッケージ面積は5,428平方ミリメートルで、1コアあたりの平均面積は約56.5平方ミリメートル、Intel Sapphire Rapidsは79.4平方ミリメートルとなっています。

さらにインテルは、Xe HPC HPCアーキテクチャ・コンピューティングカード「Ponte Vecchio」の詳細なデータを明らかにしました。
ベースユニットの面積は650平方ミリメートル、全体のパッケージサイズは77.5×62.5＝4843.75平方ミリメートルで、内部には8グループのHBMメモリが統合されており、11個のEMIB接続を動かしています。

5つの異なる製造プロセスを使用し、最大47種類のセルを統合し、総トランジスタ数は1,000億を超えています。
https://m.mydrivers.com/newsview/778320.html

http://egg.5ch.net/test/read.cgi/notepc/1625400575/448

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