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Ryzen Threadripper 23足目 (1002レス)
Ryzen Threadripper 23足目 http://egg.5ch.net/test/read.cgi/jisaku/1561636916/
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525: Socket774 (ワッチョイ 0db1-brtY) [sage] 2019/08/14(水) 13:30:19 ID:6gEXH1zz0 >>523 CCXあたりのL3キャッシュを取得してるのだろう 1CCDあたりは32MBだから4CCD構成だと思われる http://egg.5ch.net/test/read.cgi/jisaku/1561636916/525
527: Socket774 (ワッチョイ 0db1-brtY) [sage] 2019/08/14(水) 14:19:43 ID:6gEXH1zz0 いや違うでしょ 1CCD(2CCX)-8C/16T-L3 32MB 1CCX-4C/8T-L3 16MB だから4CCD、4チップレット構成 http://egg.5ch.net/test/read.cgi/jisaku/1561636916/527
530: Socket774 (ワッチョイ 0db1-hVY8) [sage] 2019/08/14(水) 14:39:55 ID:6gEXH1zz0 CIODは一つでいいでしょ また別に設計すんのかEPYCのを下ろすかは不明だけど http://egg.5ch.net/test/read.cgi/jisaku/1561636916/530
540: Socket774 (ワッチョイ 0db1-brtY) [sage] 2019/08/14(水) 16:08:01 ID:6gEXH1zz0 半割可能にするとなると、元のRomeに使われるCIODを 外周部に集中するメモコン、PCIe128レーン、GMIを対称的に設計しなきゃいけないし 内部でも二つのブロックに分けてやり取りするようにしなきゃいけないからレイテンシも増える 重要なRomeにある程度の影響を与えなきゃいけないほどスリッパのために設計するかは微妙だし そんなんするくらいだったらスリッパにも使い回すか再設計した方がマシでしょ http://egg.5ch.net/test/read.cgi/jisaku/1561636916/540
544: Socket774 (ワッチョイ 0db1-brtY) [sage] 2019/08/14(水) 16:32:03 ID:6gEXH1zz0 ソケットのピン配列は電気的に別なので無理 http://egg.5ch.net/test/read.cgi/jisaku/1561636916/544
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