[過去ﾛｸﾞ] Ryzen Threadripper 23足目 (1002ﾚｽ)
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525: (ﾜｯﾁｮｲ 0db1-brtY) 2019/08/14(水)13:30 ID:6gEXH1zz0(1/5) AAS
>>523
CCXあたりのL3キャッシュを取得してるのだろう
1CCDあたりは32MBだから4CCD構成だと思われる

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527: (ﾜｯﾁｮｲ 0db1-brtY) 2019/08/14(水)14:19 ID:6gEXH1zz0(2/5) AAS
いや違うでしょ
1CCD(2CCX)-8C/16T-L3 32MB
1CCX-4C/8T-L3 16MB
だから4CCD、4チップレット構成

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530: (ﾜｯﾁｮｲ 0db1-hVY8) 2019/08/14(水)14:39 ID:6gEXH1zz0(3/5) AAS
CIODは一つでいいでしょ
また別に設計すんのかEPYCのを下ろすかは不明だけど

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540: (ﾜｯﾁｮｲ 0db1-brtY) 2019/08/14(水)16:08 ID:6gEXH1zz0(4/5) AAS
半割可能にするとなると、元のRomeに使われるCIODを
外周部に集中するメモコン、PCIe128レーン、GMIを対称的に設計しなきゃいけないし
内部でも二つのブロックに分けてやり取りするようにしなきゃいけないからレイテンシも増える
重要なRomeにある程度の影響を与えなきゃいけないほどスリッパのために設計するかは微妙だし
そんなんするくらいだったらスリッパにも使い回すか再設計した方がマシでしょ

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544: (ﾜｯﾁｮｲ 0db1-brtY) 2019/08/14(水)16:32 ID:6gEXH1zz0(5/5) AAS
ソケットのピン配列は電気的に別なので無理

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